Kho tài liệu đi từ nền tảng Điện tử căn bản đến Thiết kế vi mạch, tập trung vào Front-End (RTL/DV). Tích hợp kiến thức bổ trợ cho các hướng công việc khác thuộc chuyên ngành Điện Tử. Biên soạn bởi Minh Ú (Phùng Quang Minh).

End-to-End ASIC Design of an 8×32 Synchronous FIFO featuring Verilog RTL design, assertion-based verification in Vivado, and RTL-to-GDSII implementation using OpenLane with the SKY130 PDK.

Interactive Static Timing Analysis (STA) visualizer for understanding Setup & Hold timing with live waveforms, timing diagrams, slack equations, skew, jitter, and path analysis.